職位描述：
負責soc系統架構定義及相關數字電路設計、仿真及時序分析。
任職要求：
1、本科以上學歷，電子類相關專業，有2年以上數字電路設計經驗；
2、負責rtl代碼及仿真測試編寫；
3、熟悉verilog/vhdl語言，相關rtl/netlist仿真工具（nc、vcs）及相關前端設計工具（vi、nc、vcs等）；
4、了解數字后端設計流程及相關設計工具（dc、formality等），有綜合及時序分析的相關經驗；
5、具有良好的數字電路基礎，較強的電路設計、調試能力，熟練使用verilog 進行邏輯電路的設計；
6、熟悉altera或xilinx的fpga結構和開發軟件，掌握相關設計流程；
7、具備英語讀寫能力，能看懂相關專業文檔，熟練使用辦公軟件；
8、具有較強的邏輯思維能力和團隊合作精神，工作認真負責，態度端正、積極。